描述
UTC ur5596是线性总线终端器
设计符合JEDEC SSTL公司- 2（存根系列终止逻辑）
终止DDR-SDRAM规格。它也可以
用于sstl-3或HSTL（高速收发器逻辑）
方案。该设备包含一个高速运算放大器提供
完美的负载瞬态响应，并可提供1.5A
连续电流和瞬态峰值为3A中的应用
为DDR-SDRAM终止需要。
UTC ur5596还采用了VSENSE引脚提供
优越的负载调节和VREF输出作为参考
芯片组和内存。此外，一个低电平关机（SHDN）销
提供挂起到内存（STR）的功能。基本上是当
拉低的VTT输出三态提供一个高阻抗
输出，但是，VREF将保持活跃。积蓄力量优势
可以通过较低的静态电流在这种模式下获得。
对于输出，VTT能够下沉和采购
目前，调节输出电压等于VDDQ / 2。这个
输出级的设计，以保持良好的负载
调控，同时防止拍摄。UTC ur5596也
采用了2个不同的电源轨分离的模拟
从电源输出级电路。这让一个分裂的铁路
减少内部功耗的方法
ur5596许可时提供一个DDRII终止解
SDRAM。
特征
*源和汇电流
*低输出电压偏移
*无需外部电阻器
*线性拓扑
*挂起到内存（STR）的功能
*低外部元件计数
*热关断保护
订购信息
订购号包装
ur5596g-s08-r SOP-8磁带卷
ur5596g-sh2-r hsop-8磁带卷